等長配線の考え方 #
差動信号やバスラインの基板設計をする場合、等長配線が必要となってくる。等長といってもどの程度の差であれば許容されるのだろうか。基本的に許容差が小さくなればなるほど、配線に必要な面積が広くなり、設計工数/価格が大きくなる。従って必要以上に厳しく要求するのは好ましくない。
差動信号 #
差動信号の等長配線の代表的な例がUSBである。例えばFull-Speed USB2.0であれば許容差は2.5mmと一般的に言われている。USBのような規格ものは規格化されていたり一般的に使われている数字があるのでこれを踏襲するようにしよう。
バスライン #
設計で悩ましいのはCPU-RAM/FPGA間のようなバスラインだろう。簡単に考えるため、下記のように極めて簡略化タイミングチャートを考える。
clk_outに同期してdata_outを出力し、clk_inのタイミングでdata_inをラッチする場合である。データシートにtsu1, thd1, tsu2, thd2の記載があると思うのでtsu1>tsu2, thd1>thd2であることを確認する。tsu1-tsu2, thd1-thd2を計算し、小さい方の値がCLKに対する遅延の許容時間tdとなる。例えばthd1=1.5nsec, thd2=1.0nsecであれば許容遅延時間は0.5nsecである。
それでは信号は基板内をどのくらいの速度で進むのだろうか。真空中の光速をc、実効比誘電率をとすると $ v = \frac{c}{\sqrt{\epsilon_{eff}}} $ で計算できる。従って実効比誘電率が4.4だと仮定すると基板上の1cmの違いはに相当する。今許容される遅延は0.5nsec=500psecであるので500/70=7cm程度までの差が許容できる。もちろん実際にはもっと余裕をみて設計したほうが良いが基本的な考え方はこの通り。